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Teoria del transistor MOS

1) Tipologie di transistor MOS :

Ci sono i transistor nMOS e pMOS sia del tipo enhancement (…per i quali occorre applicare una tensione di segno opportuno al gate al fine di formare il canale) che depletion (…per i quali il canale è formato anche per VGS = 0 ).

 

2) Principio di funzionamento nMOS :

Si ha un substrato p-doped nel quale sono ricavati due pozzetti n-doped uguali, uno per il source e la altro per il drain, essi sono separati da uno spazio sopra al quale vi è l´ossido ed il gate, per VDS = 0 si hanno le seguenti situazioni :

a) Accumulazione :              applicando una tensione negativa al gate rispetto al substrato, le lacune in esso presenti saranno richiamate verso l´ossido pertanto nei suoi pressi si avrà un accumulo di lacune e quindi non scorre corrente in quanto si hanno due giunzioni pn in contropunta.

b) Svuotamento    :              applicando una tensione positiva ma inferiore alla tensione di soglia VT si ha che le lacune vengono allontanate da vicino all´ossido pertanto si crea una regione svuotata di portatori

c) Inversione        :               applicando una tensione positiva superiore alla VT si ha che vengono richiamati elettroni dal substrato che quindi vengono a costituire un canale che mette in contatto source e drain.

Nel caso VDS ¹ 0 occorre tenere conto sia di VDS che di VGS per stabilire la regione di funzionamento della nMOS in particolare se VGS < VT si è in interdizione in quanto il canale non è formato dal lato del drain mentre per VGD< VT si è in saturazione ed il canale non è formato soltanto nei pressi del drain. In situazioni intermedie, il canale è formato e si è in regione di triodo o di non-saturazione.

 

3) Tensione di soglia VT :

La tensione di soglia VT è dovuta al fatto che occorre una tensione leggermente positiva per allontanare i portatori maggioritari e richiamare i minoritari, essa vale  dove  è la tensione di soglia per un MOS che non presenti differenza di funzione lavoro tra gate e substrato essendo  il potenziale del bulk e  la carica del bulk mentre  è la tensione di banda piatta con Qfc la carica dovuta agli stati superficiali. Alla luce delle precedenti relazioni è evidente che una volta scelti i materiali per il gate e per il substrato, Vt può essere variata agendo su NA , Qfc (…mediante impiantazione di ioni) e Cox (…utilizzando differenti materiali isolanti per il gate).

 

4) Modello base della nMOS :

a) interdizione         :            IDS = 0                                                                                   per          VGS < Vt

b) non saturazione  :                                    per          0 < VDS < VGS - Vt

c) saturazione          :                                                           per          0 < VGS - Vt  < VDS

essendo   il fattore di guadagno.


 

5) Effetti del 2° ordine riguardanti l´NMOS :

a)       Body effect

Il substrato della nMOS è normalmente connesso a VSS , ciò determina una VSB = 0  tuttavia in alcune strutture logiche come quella della Nand può essere necessario porre in cascata degli nMOS e quindi per alcuni di essi necessariamente si avrà VSB ¹ 0 . L´effetto di questa tensione è di aumentare la tensione di soglia, infatti questa VSB si comporta come una polarizzazione inversa e pertanto neutralizza le cariche libere ed aumenta l´estensione della regione di depletion, ne deriva che per formare il canale è necessario applicare al gate una tensione più elevata. In particolare l´espressione della Vt che tiene conto della VSB è    con g compreso tra 0.4 ed 1.2   .

b)       Funzionamento sottosoglia

Per VGS < Vt si è in interdizione tuttavia la IDS pur essendo molto piccola non è nulla ed ha un andamento esponenziale che può essere utilizzato per sistemi a basso consumo.

c)       Modulazione della lunghezza del canale

In saturazione il canale non è completamente formato bensì ne manca una piccola estensione dal lato del drain, ciò determina una diminuzione di L e conseguentemente un aumento sia del rapporto W/L  che di b , pertanto una espressione della IDS che tenga conto di questo effetto è   con l compreso tra 0.02V-1 e 0.005V-1 .

d)       Variazione della mobilità

La mobilità diminuisce con il drogaggio e con la aumento della temperatura, inoltre la mobilità degli elettroni è doppia rispetto alla mobilità delle lacune.

e)       Effetto Tunnel

Nel caso che l´ossido di gate sia molto fino vi può essere passaggio di corrente dal gate sia verso il source che verso il drain per effetto Tunnel secondo la equazione .

f)        Punchthrough

Se la tensione applicata al drain è molto elevata, si può avere che la regione di svuotamento si estende sino al source, e pertanto può scorrere una corrente indipendentemente dalla tensione di gate.

g)       Elettroni caldi

Quando la lunghezza del gate è molto piccola ed il transistor è in saturazione si ha un elevato campo elettrico dal lato del drain, questo dà luogo ad elettroni molto energetici detti elettroni caldi i quali vanno ad impattare con le lacune presenti nel drain e le spingono verso il substrato o in alcuni casi verso il gate dando pertanto luogo a delle correnti.

 

6) Modello della nMOS per piccoli segnali :

In questo modello sono presenti tutte le capacità tra i diversi morsetti, una conduttanza d´uscita si ottiene supponendo che il MOS lavori in regione di non-saturazione e quindi derivando rispetto a VDS  la   si ottiene

Mentre per la transconduttanza gm occorre derivare IDS rispetto a VGS .

 

 

7) Diodo :

È una giunzione pn per la quale l´espressione della corrente è  pertanto nel caso di polarizzazione inversa si ha soltanto la debole corrente inversa Is dovuta ai portatori minoritari mentre nel caso di polarizzazione diretta si ha un andamento esponenziale della corrente in funzione della tensione V applicata ai capi del diodo.


8) BJT :

È un sandwich npn o pnp per il quale si ha il seguente modello :

a) Interdizione      :               entrambe le giunzioni sono polarizzate inversamente, ne deriva che non scorre corrente tra emettitore e collettore.

b) Attiva              :                la giunzione base-emettitore è polarizzata direttamente quindi ai suoi capi si hanno circa 0,7V mentre la giunzione base-collettore è polarizzata inversamente, in questo caso IC = bIB .

c) Saturazione     :                entrambe le giunzioni sono polarizzate direttamente, si ha che ai capi della giunzione base-emettitore ci sono circa 0,7V mentre tra collettore ed emettitore ci sono 0,2V.

Un modello che ben rappresenta il funzionamento del BJT è il modello di Ebers-Moll seguente :

Per il quale si giunge rapidamente all´espressione  dove VA è la tensione di Early dovuta alla riduzione della lunghezza della base e vale circa 50V.

 

 

 

 

9) Inverter nMOS con carico saturato nMOS a svuotamento :

Si ha un nMOS avente come carico un nMOS depletion il quale viene fatto lavorare costantemente in saturazione semplicemente cortocircuitando il gate con l´uscita secondo il seguente schema :

per esso si nota che  , per determinare la tensione d´ingresso per la quale si ha la commutazione da alto a basso, occorre supporre entrambe i MOS in saturazione ed uguagliare le correnti , si ottiene  dove  . Evidentemente essendo per il pull-down  per avere la massima corrente occorre ridurre Vtpd ma non la si può ridurre troppo altrimenti non si può avere Vout inferiore ad essa e spegnere il MOS, in genere si sceglie Vtpd = 0.2VDD , analogamente per il pull-up si ha  quindi occorre aumentare Vtpu per avere la massima corrente ma ciò implica aumentare il rapporto  con conseguente aumento della area occupata pertanto imponendo l´uguaglianza delle correnti tra pull-up e pull-down si ottiene Vtpu  = 0.8VDD ma in genere ci si riduce a 0.6VDD il che implica che se si desidera VINV = 0.5VDD è necessario avere .

come si vede la caratteristica è quella di un inverter che effettua l´escursione massima e che ha una pendenza molto elevata o per meglio dire un guadagno elevato in corrispondenza del passaggio da basso ad alto.

 

 

 

 

 

 

 

 

 

10) Inverter pseudo-nMOS :

Si tratta di un inverter nel quale il pull-up è costituito da un pMOS che si comporta come un nMOS


11) Inverter CMOS :

È un inverter con ottime prestazioni in quanto garantisce l´escursione completa della VDD e non dissipa potenza negli stati stabili in quanto uno dei due MOS è sempre interdetto pertanto non c´è mai una connessione diretta tra VDD e VSS . L´analisi si svolge suddividendo lo studio in 5 regioni di funzionamento che si determinano considerando che i MOS possono trovarsi in interdizione, in regione lineare o in saturazione. Consideriamo una Vin crescente da VSS a VDD :

0 < Vin < Vtn                      :    l´nMOS è interdetto quindi la corrente che lo attraversa è nulla come pure quindi deve esser nulla la corrente che attraversa il pMOS il quale invece è in regione attiva quindi VDS = 0 e VOUT = VDD .

Vtn < Vin < VDD/2           :       l´nMOS entra in saturazione mentre il pMOS è in regione lineare, uguagliando le due espressioni delle IDS previa sostituzione di VGSp = Vin –VDD    e  VDSp = Vout – VDD si ottiene l´espressione di Vout .

Vin  = VDD/2                       :  entrambe i MOS sono in saturazione, si tratta di uno stato instabile valido soltanto per questo valore della tensione d´ingresso, il valore della tensione d´uscita non è determinato univocamente.

VDD/2 < Vin < VDD +Vtp :       l´nMOS è in regione lineare mentre il pMOS è in saturazione , uguagliando le due correnti si ottiene l´espressione della Vout .

Vin > VDD - Vtp                      :     l´nMOS è in regione lineare mentre il pMOS è interdetto, ciò determina che Vout = VSS

È da osservare che abbiamo posto arbitrariamente Vinv = VDD/2 mentre la sua espressione si ricava imponendo la saturazione per entrambe i MOS, si ha  dalla quale si evince che al crescere del rapporto dei b la Vinv diminuisce mentre la ripidità della curva rimane inalterata, è tuttavia scelta consigliata avere i b uguali, in tal modo infatti la carica e la scarica della capacità di carico sono temporalmente equivalenti.

 

12) Margini di rumore :

Consideriamo un inverter CMOS che pilota un secondo inverter CMOS, le uscite del 1° superiori a VOL vengono considerati livelli bassi mentre quelle superiori a VOH vengono considerate livelli alti. Per il 2° inverter invece, gli ingressi inferiori a VIL vengono considerati livelli bassi mentre quelle superiori a VIH vengono considerati livelli alti, naturalmente per evitare di avere una zona indeterminata conviene che VIH = VIL , valori che possono essere determinati dalla curva caratteristica individuando i punti aventi pendenza –1 (…che poi corrisponde al guadagno essendo la curva che esprime Vout in funzione di Vin) . Vengono definiti i margini di rumore che ci dicono quanto può essere elevato il rumore per non riconoscere un livello come un altro , si ha   e 

 

13) Inverter BiCMOS :

È un inverter particolarmente adatto laddove si debbano pilotare grandi carichi ad elevate velocità, tali prestazioni infatti possono essere ottenute soltanto con una uscita BJT, lo schema è il seguente :

per Vin = 0 si ha P1 on che quindi manda in conduzione NPN1 mentre NPN2 è interdetto da N3 , in definitiva l´uscita si porta a VDD – VBE . Per Vin = 1 si ha N1 on e quindi NPN1 è interdetto mentre N2 manda in conduzione NPN2 e quindi l´uscita si porta al valore VCEsat  ossia a circa 0,2V , pertanto l´escursione di questo inverter non è massima e crea problemi nel caso di molti inverter in cascata.


 

 

14) Transmission Gate :

E´ un dispositivo molto utilizzato per realizzare multiplexer ed uscite tristate, lo studio del suo funzionamento viene effettuato separatamente per l´nMOS e per il pMOS supponendo che vi sia una capacità connessa all´uscita, si ha :

Se S=0 l´nMOS è bloccato indipendentemente dal valore della ingresso mentre per S=1 se Vin=1 il condensatore si carica ed essendo VGD = 0 si è in saturazione , però la carica non arriva sino a VDD in quanto l´nMOS passa in interdizione per Vout = VDD-Vt .Quando Vin passa a 0 il condensatore si deve scaricare, il source è il morsetto più negativo della nMOS e quindi quello d´ingresso pertanto VGS inizialmente è uguale a VDD > Vt quindi il canale è formato dal lato del source e lo è anche dal lato del drain in quanto si ha VGD > Vt , si è quindi in regione di triodo ed il condensatore si scarica completamente in quanto dall´espressione della IDS si ha che essa si annulla soltanto se VDS = 0. Dalle precedenti si deduce che l´nMOS è ideale per consentire il passaggio dei livelli bassi, ma scarso per i livelli alti.

Se -S=1 il pMOS è bloccato indipendentemente dal valore della ingresso mentre per –S=0 se Vin=1 il condensatore si carica, in questo caso VSG > VT e quindi il pMOS è sempre in conduzione ed il condensatore si carica sino a VDD . Quando Vin = 0 il condensatore si deve scaricare ma quando giunge al valore Vt , si interdice pertanto ne consegue che il pMOS si comporta bene nel trasferimento dei livelli alti e male nel trasferimento dei livelli bassi.

In definitiva il transmission gate se S=0 ha un´uscita in alta impedenza che lascia il condensatore al suo valore di carica mentre se S=1 i livelli alti vengono passati in uscita dal pMOS mentre i livelli bassi vengono passati dall´nMOS.