Porte logiche

TTL

1) Descrivere il circuito TTL :

Si ha un transistor d´ingresso T₁ del tipo a multiemettitore, sugli n emettitori sono applicati i segnali d´ingresso mentre sulla base è applicata la alimentazione tramite la resistenza R_b1 , il collettore è collegato alla base del transistor T₄ che funge da sfasatore quindi sul suo emettitore si ha una resistenza R_E4 verso massa mentre sul collettore si ha una resistenza R_C4 verso la alimentazione. I due segnali in opposizione di fase vanno ad alimentare il BJT di pull-down T₃ ed il blocco di pull-up costituito da T₂ (…alimentato tramite la resistenza R_C2 ) e dal diodo D.

La porta in questione svolge la funzione Nand in quanto quando tutti gli ingressi sono allo stato alto T₁ lavora in regione attiva inversa e quindi manda in saturazione sia T₄ che T₃ e pertanto l´uscita è allo stato basso mentre se anche uno solo degli ingressi è allo stato basso si ha che T₃ si interdice e T₂ è in regione attiva e quindi l´uscita è alta.

 

2) Comportamento della porta TTL nel caso di ingresso allo stato basso :

J_BE1 è polarizzata direttamente quindi T₁ può trovarsi o in regione attiva o in saturazione, per verificare il suo stato si ipotizza che sia in regione attiva e si valuta quindi I_C1 = bI_B1 , si trova che è una corrente della ordine del mA che dovrebbe esser fornita dalla base di T₄ ne deriva che T₄ si interdice e quindi I_C1 @ 0 pertanto T₁ è in saturazione, in tal modo interdice T₄ e conseguentemente T₃ mentre sia T₂ che il diodo D sono nella zona attiva e quindi analizzando questa maglia si ottiene che la tensione d´uscita vale 3,6V.

 

3) Comportamento della porta TTL nel caso di ingresso allo stato alto :

J_BE1 è polarizzata inversamente mentre J_BC è polarizzata direttamente quindi T₁ si trova in regione attiva inversa, mentre T₃ e T₄ possono essere in zona attiva o in saturazione, il che comporta che sulla base di T₄ ci può essere una tensione compresa tra 1,4V ed 1,6V si può pertanto stimare I_B1 e moltiplicandola per b_I @ 0,02 ottenere che la corrente di base va a finire quasi completamente nel collettore di T₁ . Ipotizziamo che sia T₄ che T₃ siano in saturazione il che implica avere una V_CE4 @ 0,2V ed una V_BE3 @ 0,8V con questi valori calcoliamo I_C4 ed essendo già noti il b_D e la I_B4 posso calcolare s e verificare che effettivamente T₄ è in saturazione, chiaramente essendo anche T₃ in saturazione si ha che la tensione V_out = V_CE3 = 0,2V .

 

4) Comportamento della porta TTL nel passaggio da livello basso in ingresso a livello alto :

Se V_in è allo stato basso si ha che T₁ è in saturazione quindi V_CE1@0,1V , del resto si ha V_B4 = V_in + V_CE1 quindi al crescere di V_in cresce anche V_B4 e quando questa raggiunge il valore 0,65V (…cui corrisponde V_in=0,55V) si ha che T₄ inizia a condurre ma per via della caduta sulla J_BE4 si ha che T₃ rimarrà interdetto sin quando V_in=1,35V oltre il quale la tensione d´uscita diminuisce molto velocemente sino a raggiungere il valore di 0,2V.

 

5) Margini di rumore della porta TTL :

Si ha    infatti oltre gli 0,55V in ingresso l´uscita gradualmente passa dallo stato alto allo stato basso mentre per tensioni d´uscita maggiore di 0,2V T₃ non è più in saturazione.

Inoltre si ha  .

 

6) Fan Out della porta TTL per livello alto in uscita :

Se l´uscita è al livello logico alto i T₁ delle N porte connesse lavorano in regione attiva inversa, e quindi i loro transistor di carico T₃ e T₄ sono in saturazione il che comporta una tensione V_B4=0,75V+0,75V=1,5V inoltre essendo J_BC1 polarizzata direttamente si avrà che la tensione V_B1=0,7V+1,5V=2,2V , si può quindi calcolare I_B1 e moltiplicandola per il b_I ottenere la corrente assorbita da ogni porta che è davvero insignificante ossia circa 14mA , moltiplicandola per il numero delle porte si ricava la corrente I_E2 che scorre nell´emettitore della porta driver e dividendola per (1+b_D) si ottiene il valore di I_B2 , analizzando la maglia d´uscita si ha che quando I_B2 aumenta la tensione V_out  diminuisce pertanto se vogliamo fissare   dobbiamo determinare il valore minimo che V_out  può assumere e quindi il massimo valore di I_B2 e quindi otteniamo il numero massimo di porte che si possono collegare, viene 2550 ma in genere il costruttore raccomanda un massimo di 10 porte.

 

7) Fan Out della porta TTL per livello basso in uscita :

Se l´uscita è al livello logico basso i T₁ delle N porte connesse lavorano in saturazione , e quindi i loro transistor di carico T₃ e T₄ sono interdetti mentre T₂ si trova in regione attiva. Per calcolare la corrente erogata da ciascuna porta di carico si calcola la tensione V_B1 che è la somma di 0,2V dovuti a V_CE3 della porta driver con T₃ in saturazione e 0,8V dovuti a V_BE1 della porta di carico con T₁ anche esso in saturazione, si può pertanto calcolare I_B1 che essendo T₄ interdetto coincide con la I_E1 ossia con la corrente erogata da ciascuna porta di carico, moltiplicandola per il numero delle porte di carico si ottiene la corrente I_E3 @ I_C3 che scorre nel T₃ della porta driver. Al crescere della corrente assorbita T₃ finisce per uscire dalla saturazione il che accade quando s > 0,85 imponendo questo valore si ottiene un fan-out massimo di 100 porte ma il costruttore raccomanda di collegarne in sicurezza sino a 10.

 

8) Valutazione del tempo di salita per una porta TTL :

LÞH      Quando l´uscita passa allo stato alto si ha che il condensatore di carico si deve caricare , il che avviene con una corrente I_C2 che si ottiene moltiplicando per b la corrente I_B2 che essendo T₄ interdetto (…e pertanto non assorbe corrente) si può valutare semplicemente. Sostituendo si ottiene una equazione differenziale dalla quale si evince che la carica sarà naturalmente esponenziale con costante di tempo .

HÞL      Si ha che T₃ deve lavorare in regione attiva  pertanto I_C3 è costante e pari a 113mA se ne deduce che la capacità si scarica con una corrente costante sin quando non giunge a 0,2V.

ECL

9) Descrivere la porta ECL :

È costituita da un amplificatore differenziale in cui sulla base di un npn T₂ è applicata una tensione di riferimento negativa V_R = -1.175V mentre sulla base della altro npn T₁ si ha la tensione d´ingresso, si ha una uscita V_OR sul collettore di T₁ connesso a massa tramite R_C1 ed una uscita V_NOR  sul collettore di T₂ connesso a massa tramite R_C2 , entrambe le uscite sono poi dotate di un transistor che funge da buffer. Il grande vantaggio offerto dal circuito è che T₁ e T₂ possono trovarsi in interdizione o in regione attiva ma mai in saturazione, e pertanto viene risparmiato il tempo necessario a riassorbire le cariche dalla base quando si voglia uscire dalla saturazione.

In sostanza il circuito si comporta come un deviatore di corrente che può scorrere tutta in un npn oppure tutta nella altro o vie intermedie per poi ricongiungersi nella R_E . Si osservi che il circuito viene alimentato tra una tensione negativa e massa allo scopo di consentire lo schermaggio e quindi ridurre il rumore sovrapposto alle tensioni d´uscita.

 

10) Descrivere l´uscita OR della porta ECL :

Supponiamo che V_in  sia allo stato alto e valga circa 0V , si ha che T₁ è in regione attiva mentre T₂ è interdetto pertanto la corrente di base del separatore T₄ è semplicemente pari alla corrente che attraversa la R_C2 , se per semplicità la consideriamo nulla si ha che la V_B4=0 pertanto la tensione in uscita è pari alla ddp ai capi della J_BE4 che essendo T₄ in regione attiva vale 0,75V , in realtà tenendo conto della caduta sulla R_C2 si ha che per ingresso alto V_OR=-0,76V.

Se V_in diminuisce sino a far passare T₂ in conduzione e T₁ in interdizione si ha che la tensione d´uscita è pari alla somma della V_B4 e della V_BE4 =0,75V in quanto T₄ è in regione attiva, del resto V_B4 si calcola moltiplicando la corrente I_C2=I_E2 per la resistenza R_C2 in quanto sono trascurabili e con segno opposto le correnti di base di T₄ e T₂ . Inoltre I_E si può calcolare essendo nota V_E2 dato che T₂ è in regione attiva e quindi la J_BE2 = 0,75V , si trova V_OR = -1,54V .

 

 

11) Descrivere l´uscita NOR della porta ECL :

Una V_in molto bassa interdice T₁ e quindi in esso non scorre corrente pertanto si ha che V_NOR è la somma della V_BE3=0,75V in quanto T₃ è in regione attiva e della caduta di tensione sulla resistenza R_C1 , si ottiene V_NOR = -0,76V che è la stessa tensione che si ha sull´uscita V_OR quando l´ingresso è allo stato alto.

Al crescere di V_in si ha che T₁ passa in regione attiva e pertanto ha ai suoi capi circa 0,3V si può quindi calcolare la tensione d´uscita come somma della V_BE3 più la caduta sulla resistenza R_C1 la quale si ottiene facilmente visto che per un transistor in regione attiva la corrente di collettore è circa uguale alla corrente di emettitore, si ottiene

V_NOR = -1,72V che si ottiene per una V_in = -0,47V.

Aumentando ulteriormente la V_in si ha che T₁ entra in saturazione e pertanto la V_NOR sale sino a raggiungere il valore di V_NOR=-1,45V per V_in=0V .

 

12) Determinazione della ampiezza della regione di transizione :

Si considerano entrambe gli npn in regione attiva, le correnti d´emettitore hanno espressione   e  sostituendo I_E = I_E1 + I_E2  si può ricavare  che giustamente è tale che quando V_in=V_rif si ha che la I_E1=I_E2 . Imponendo che il rapporto tra le correnti valga 0,05 ed anche 0,95 si ottengono due valori di DV che indicano come la regione di transizione sia simmetrica rispetto alla tensione -V_Rif  e valga 150mV .

 

13) Processo di commutazione in una porta ECL :

Consideriamo che l´uscita OR di una porta ECL chiusa su un condensatore C_L passi dallo stato alto allo stato basso cui corrisponde una tensione in uscita di -1,54V si ha che il condensatore si carica esponenzialmente tendendo a –5,2V ma giunto a –1,54V rimane poi costante.

 

14) Dissipazione di potenza in una porta ECL :

Consideriamo l´uscita OR di una porta ECL sia quando l´ingresso è basso che quando è alto, la potenza erogata dal generatore si calcola come prodotto della tensione ai capi del generatore per la somma della corrente che scorre nella resistenza di emettitore e della corrente che scorre nell´emettitore di T₄ .

 

15) Fan Out della porta ECL :

Il Fan Out sul livello 0 non viene calcolato in quanto un livello 0 in uscita determina che il transistor T₁ delle porte di carico sia interdetto e quindi non assorba corrente mentre per quanto riguarda il Fan Out sul livello 1 si impone un livello minimo per il margine di errore sul livello 1, ad esempio D1 = 0,2V e si deduce la minima tensione in uscita corrispondente allo stato alto, tramite essa e sapendo che i T₁ delle porte di carico sono in zona attiva si calcola la corrente assorbita da ciascuna di esse. Per la stessa V_OH si calcola la corrente erogata dalla porta driver e quindi si può calcolare il numero massimo di porte che si possono connettere alla porta ECL , tale numero è circa 500 tuttavia il costruttore raccomanda in sicurezza un numero massimo di 20 porte.

MOS

16) Espressioni delle correnti in un NMOS ed in un PMOS :

Regione di triodo                se                  allora si ha           

Regione di saturazione       se                          allora si ha           

Dove  essendo t lo spessore della ossido sotto il gate, W la larghezza del canale ed L la sua lunghezza.

Si osservi che per un PMOS le equazioni sono le stesse a patto di invertire i pedici.

 

17) Effetto della temperatura sul Mosfet :

Al crescere della temperatura si verificano i seguenti due effetti :

a)       la V_T diminuisce di 2,5mV/ °C

b)       la mobilità diminuisce in quanto il reticolo è soggetto a maggiori vibrazioni e quindi ci sono molti urti dei portatori

tuttavia predomina il secondo effetto pertanto un aumento della temperatura produce una diminuzione della corrente.

 

18) Invertitore a MOS :

Il segnale d´ingresso è applicato sul gate di un MOS del tipo ad arricchimento avente come carico una resistenza oppure nei circuiti integrati un altro MOS che può essere saturato, o anche di tipo a svuotamento in modo che il canale sia formato già in assenza di tensione sul gate. Se V_in < V_T si ha che il canale non è formato dal lato del source e quindi a maggior ragione nemmeno dal lato del drain e quindi il MOS è interdetto, quando V_in > V_T  si ha che V_DS > V_GS –V_T @ 0 pertanto l´NMOS entra in saturazione, la corrente che scorre in esso è    che deve essere sostituita nella   ottenendo la tensione d´uscita dall´invertitore quando esso si trova nella regione di saturazione dalla quale esce per  , sostituendo il valore di V_out precedentemente calcolato si ha che questo avviene per V_in = 3,4V . Nella regione di saturazione l´espressione della I_DS è  , sostituendola nella  si ricava la tensione d´uscita dall´invertitore quando l´ NMOS si trova nella regione di triodo. Un parametro molto importante è  in quanto al crescere di l_R la transizione della uscita tra i livelli alto e basso diviene più ripida e quindi più veloce.

 

19) Realizzazione di porte MOS :

AND      Si ottiene ponendo in cascata due NMOS mentre il carico è saturato ossia costituito da un MOS avente il gate cortocircuitato col drain, si ha che una tensione d´ingresso V_in < V_T è considerata come uno 0 logico e non crea il canale, ne consegue che non può scorrere corrente e quindi la tensione d´uscita è sempre al livello 1 quando ad uno dei due MOS d´ingresso è applicato uno 0 .

NOR       Si hanno due MOS in parallelo ossia con il source ed il drain in comune, su quest´ultimo si ha il MOS di carico di tipo saturato e viene prelevata la tensione d´uscita che sarà allo stato alto soltanto quando ad entrambe i MOS d´ingresso viene applicata uno 0 e quindi sono interdetti e l´uscita è allo stato alto.

20) Tempo di salita e tempo di discesa di una porta MOS :

Il tempo di salita è   mentre il tempo di discesa è

si osserva che il tempo di salita è molto maggiore del tempo di discesa in quanto il canale del transistor di carico deve essere lungo e stretto al fine di avere una rapida transizione tra i due livelli logici ma in tal modo può scorrere in esso solo una piccola corrente che deve caricare la capacità delle porte successive. La scarica del condensatore avviene passando dalla regione di interdizione alla regione di saturazione e quindi alla regione di triodo, nelle ultime due regioni i tempi di scarica si calcolano differentemente essendo diverse le I_DS che scorrono nel MOS.

CMOS

21) Porta CMOS :

Il segnale d´ingresso è applicato sia sul gate di un PMOS avente il source collegato a V_SS che sul gate di un NMOS  avente il source collegato a massa, l´uscita è invece presa sul drain di entrambe. In sostanza in tal modo si riducono i tempi di commutazione rispetto alla porta MOS in quanto esiste sempre un percorso a bassa resistenza per la carica e la scarica del carico capacitivo presente all´uscita della porta. Per realizzare la simmetria è necessario che il k del PMOS sia circa uguale al k del PMOS ma essendo la mobilità degli elettroni circa il doppio di quella delle lacune, occorre che il l del PMOS sia il doppio del l della NMOS.

 

22) Invertitore CMOS :

Per V_in < V_TN si ha che T₁ è interdetto mentre T₂ è in regione attiva e quindi l´uscita è al livello alto e vale V_SS analogamente per V_in >V_SS –V_TP  si ha che T₂ è interdetto , mentre T₁ è in regione attiva quindi V­_out = 0V.

In situazioni intermedie si ha che uno o entrambe i MOS sono in saturazione o in regione attiva ma dovendo essere uguali le I_DS , uguagliando le loro espressioni nell´NMOS e nel PMOS in funzione della regione di funzionamento, si ottiene il valore della V_out per qualsiasi tensione d´ingresso. Da uno studio della espressione della corrente si trova che essa viene dissipata quasi esclusivamente durante la commutazione che pertanto dovrà essere resa ripida il più possibile.

 

23) Porta Nand CMOS :

Si parte da un invertitore CMOS al quale viene applicato uno dei due segnali d´ingresso, tra l´NMOS e la massa si pone l´NMOS di un secondo invertitore CMOS sul cui gate è applicato il 2° ingresso il quale giunge anche al PMOS che si trova in parallelo al PMOS del 1° CMOS.

 

24) Porta Nor CMOS :

Si parte da un invertitore CMOS al quale viene applicato uno dei due segnali d´ingresso, tra il PMOS e V_SS si pone il PMOS di un secondo invertitore CMOS sul cui gate è applicato il 2° ingresso il quale giunge anche all´ NMOS che si trova in parallelo all´NMOS del 1° CMOS.

 

25) Dissipazione della porta CMOS :

La potenza dissipata è la somma di tre contributi, una potenza statica  dovuta al fatto che nella realizzazione integrata ci sono diversi diodi indesiderati, una potenza di corto circuito   che è quella che si ha quando sia il PMOS che l´NMOS sono in saturazione ed una potenza dinamica   che è il termine dominante e si può ridurre diminuendo la capacità o la tensione di alimentazione facendo però attenzione perché l´ultimo provvedimento determina un aumento del ritardo della porta.

 

26) Latch - Up :

Nella realizzazione integrata della porta CMOS sono presenti diversi diodi indesiderati, essi danno luogo ad un npn e ad un pnp , questi due transistor sono uniti tra loro a formare un circuito insieme con le resistenze del substrato di tipo n e di tipo p. Si ha che se un disturbo o una irradiazione fotonica aumenta la corrente sull´emettitore della npn si ingenera una reazione positiva che per una piccola tensione applicata dà luogo ad una elevata corrente che distrugge il CMOS. In particolare la curva che descrive il Latch-up è caratterizzata da un Trigger Point e da una tensione di Hold.

Per ridurre il malfunzionamento si può o ridurre le resistenze del substrato oppure il guadagno dei BJT.